Verilog CPU课设助手

Verilog CPU课程设计辅助技能：面向计算机/电子信息专业学生与硬件开发者。①按自然语言需求一键生成完整RISC-V CPU工程（top顶层、功能模块、testbench、Vivado仿真脚本，支持单周期与五级流水线架构，含数据前递/分支冲刷/Hazard检测）；②诊断Vivado综合与仿真报错（如Synth 8-3917端口不匹配）；③单周期CPU改造五级流水线。已在扣子平台实测：10条指令编码验证全过、Synth排错成功、流水线改造11项测试全PASS。用自然语言描述课设需求或报错信息，即可产出可直接运行的工程文件。